そんなツッコミを入れれば、電子屋かどうかのリトマス試験紙になります。
年寄りならCMOSのことをコンプリメンタリモスと呼称していると思います。あるいはコンプリメンタリMOSFET。
TTLと比較すれば、CMOSでは状態変化時にしか電気を食いません。
リーク電流はTTLと比べれば無視できるほど小さい。
例えばDFFを作ったとすれば、ビットの状態が変化しない限り電気を食いません。
逆に言えば、ビットの状態が激しく変化すれば激しく電気を食うということになります。
高クロックで駆動される回路なら電気を食いやすいということですね。
すべての論理素子がクロックに伴って変化するわけではありません。
なお、論理回路のつくりによっては同じ仕事をするにしても、状態変化がたくさん起きるものとそうでないものの差が出てきます。
# これが低消費電力向きかどうかの差になる
ほかにもプロセス設計ではリーク電流・寄生容量を小さく出来たのに、ライン設計に失敗してどうにもならなくなったりなど、現代では生産技術的な要因の割合も大きくなっていると耳にします。
で、こんなことは論理回路の「ロン」くらいをやれば誰でも知っていることなので、このごみためブログのように自慢げに書き連ねても、ペレの方々につっこまれて泣きべそをかくことになるだけです。ご注意ください。
さて、CPUが遊んで仕事をしないでよいときにクロックを下げて消費電力を下げることができるのは上記のようなわけです。
技術者なら、「RAMにたくさんアクセスするから消費電力が大きくなる」とか「L2キャッシュのフラッシュに電気を食うから」とか「3ギガヘルツを超えるクロックを生成するにはとてつもない電力が必要」などというまじないじみたでたらめを撒き散らしたくないものですね。
